CMOS-Entwurf

Anstelle herkömmlicher Zählerdesigntechnologien ist eine Entscheidungslogikschaltung erforderlich, um vorhersagbare Zählzustände zu erzeugen. Um eine hohe Betriebsfrequenz zu erreichen, wird ein Hochgeschwindigkeits-Parallelzähler vorgestellt. In unserer Arbeit wird die Betriebsfrequenz des Zählers durch den Einsatz einer parallelen Zählerarchitektur aus Transmission-Gate-basierten Flipflops variiert. Die Betriebsgeschwindigkeit wird durch die Reduzierung der Verzögerung auf dem kritischen Pfad verbessert, und der geringe Stromverbrauch ist auf eine geringere Anzahl von Verbindungen zurückzuführen. Der Zähler kann als Frequenzteiler-Schaltung verwendet werden. Jedes Flipflop teilt die Eingangs-Taktfrequenz durch zwei. Zur Erzeugung unterschiedlicher Taktfrequenzen werden verschiedene Zählerstrukturen entworfen. Eine Verringerung der Transistoranzahl führt zu einer Reduzierung der Anzahl der Verbindungen. Der Einsatz von Transmissionsgates reduziert zudem die Anzahl der Streukapazitäten und die Verbindungslänge, was wiederum die Verbindungsverzögerung und die Verlustleistung verringert. In dieser Arbeit besteht die Struktur des Zählers aus drei einfachen CMOS-Logikmodulen.